More Trouble

這幾天都會專心寫 pipelined CPU in Verilog。昨天把最基本、對外關係最單純的組件寫完了。這次我特地每寫一個組件就測試一次，還真的篩出不少錯誤，很多是因為和 Verilog 不熟的關係。由此可見和工作語言混熟非常重要，因為那樣甚至不用編譯器就能驗證、除錯。不熟的話，就只能步步為營多加測試，用時間換取正確性啦。

標題下 "More Trouble" 的原因是：編譯器的 final project 死線定在 6/16！XD

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我覺得 MPEG-1 的 P, B frames 大概解不出來了 XD。